VHDL [입문 + 실무]

책갈피[00:00] VHDL이란/[05:58] VHDL문법/[10:40] process 사용/[16:28] Check syntax/[23:29] 규칙/[30:19] port map/[36:58] 분석 확인/[44:48] Behavioral Check Syntax

책갈피[00:24] 새로운 프로젝트/[04:36] Signal이 필요한경우/[12:50] Behavioral gate의 OR gate/[18:27] 코코드 확인/[25:11] NOT gate/[30:23] Process 코딩/[37:46] 드모르간의 법칙을 VHDL로 옮기기/[44:55] 시뮬레이션 확인

책갈피[00:00] 백터선언, 변수선언/[05:25] Variable 추가/[11:42] J_EN 작성/[27:20] 광역변수, 지역변수/[38:08] 에러확인/[45:53] 코드 확인/[50:32] 코드 확인, 시뮬레이션 확인

책갈피[00:00] Latch 프로젝트/[04:27] RS Latch의 단점/[12:54] 시뮬레이션 확인/[18:13] 시그널 없이 Variable 변수 사용/[27:09] Reset이 정의/[30:31] 클럭에 대한 부연설명/[41:07] 시뮬레이션 확인/[50:37] 시뮬레이션 확인

책갈피[00:00] D_Flip-Flop/[04:14] D_Flip-Flop 선언 코드 작성/[09:10] structure 설계 (블럭이름 : dfx)/[10:46] dfx 다중생성/[17:48] 초기값 입력/[20:17] 결과 확인 수정/[27:19] Counter 코드 작성/[32:16] Elsif/[41:36] 새로운 소스 만들기 (Serial to Parallel)/[46:46] Signal 작성/[01:00:06] 시뮬레이션 확인

책갈피[00:00] Paralle to Serial/[04:25] Paralle to Serial 코딩 작성/[16:04] 두가지 Paralle 작성/[21:44] Paralle to Serial과 Serial to Paralle 사용목적/[27:13] 코드 작성 준비 generic으로 bit 만들기/[37:41] in put 작성/[45:44] paryty det 오류 검출/[55:55] 홀수 paryty det 시뮬레이션 확인/[57:45] run/

책갈피[00:00] 도면 설계(parity bit 검출기/[06:11] xnor 코딩 작성/[12:52] 도면확인/[19:09] Rename Net/[22:50] Synthesize check 오류확인/[32:48] 신호의 이동 확인/[38:12] Edit Symbol 수정/[47:43] Test Bench 코딩 확인/[51:36] 신호 이동 출력 삭제 도면 확인

책갈피[00:00] mux회로/[03:06] if 조건 /[07:55] Test Bench 코딩 수정/[14:31] 시뮬레이션 확인/[23:44] demux 코딩 작성/[28:33] Test Bench 코딩 수정/[33:47] 코딩 (변칙)수정/[36:06] TB 코딩 수정

책갈피[00:00] Encoder, Decoder/[01:45] Encoder코딩 작성/[06:22] Test Bench enc-in/enc_out 작성/[10:11] encoder의 다른 코딩 방법(case 사용)/[16:45] case문 작성/[24:04] 10진수를 2진수로 변환하는 코딩/[35:54] Synthesize check 오류확인/[37:26] 시뮬레이션 확인

책갈피[00:00] Barrel Shifter 만들기/[04:55] ISE 프로그램에서의 case문 완성/[11:31] t1과 t2의 Signal 할당으로 시간차/[16:05] Test Bench 확인/[22:13] sf0의 왼쪽 이동에 i4작성/[29:27] dr과 sf의 합성/[35:22] dr '0' left // dr '1' right 작성/[43:31] input 작성/[48:33] high impedance 추가

책갈피[01:44] 1/2 분주기/[03:05] signal 선언/[05:40] clk_in 설정/[07:42] out put 할당/[08:13] test bench 오류 찾기/[09:54] 시뮬레이션 확인/[11:43] 1/3 분주기/[13:07] integer signal 선언/[14:45] out put 선언/[15:07] 구문 정리/[17:26] 동작 설명/[22:21] test bench 오류 찾기/[24:10] 시뮬레이션 확인/[24:56] 8개의 코딩 배열/[29:21] 8개 이상의 clk 시스템 설계/[31:56] signal 선언/[33:49] if 코딩 작성/[36:45] 6줄의 간단한 코딩/[40:30] test bench 확인/[41:30] 시뮬레이션 확인/[43:50] 주파수 분주

책갈피[00:00] mealy m 변수 선언/[01:53] type 선언/[03:53] port 선언/[06:05] Mealy와 Moore/[07:20] Mealy 설계/[08:50] reset 코딩/[10:45] 상태 천이도 코딩/[13:35] Mealy 설계 i가 '1'일때/[19:30] test bench 점검/[21:30] 시뮬레이션 확인/[23:04] 코드 수정 및 시뮬레이션 동작 재검증/[24:44] reset 코드 수정/[25:22] 시뮬레이션 확인/[26:22] Moore 머신/[28:38] 두개의 프로세스 설계/[32:17] 조건 추가/[36:20] Moore 루프 설계/[37:21] Mealy 루프 Moore 루프 비교/[39:20] test bench 점검/[40:40] 시뮬레이션 확인

책갈피[00:00] signal generator 설계/[01:31] port 선언/[03:40] type 선언/[08:05] out count 작성/[10:30] 프로세스 제어 설명/[12:10] process 작성/[16:03] 조건 선언/[17:56] state order/[21:00] 상태 서술/[22:50] pre_a/[28:18] 'H' 'L'의 사용/[31:07] test bench 확인/[32:00] 시뮬레이션 점검/[34:05] bit값 변경/[35:05] 시뮬레이션 재점검/[36:28] 길이값 부여/[39:12] output 할당/[40:04] 시뮬레이션 점검/[41:06] 코딩 오류 분석 및 수정/[48:09] 시뮬레이션 점검

책갈피[00:00] port 선언 /[02:17] 컨버터 기능의 사용/[07:55] RAM 변수 선언/[17:56] Moore 머신을 통한 메모리 설계/[18:48] port 선언/[21:55] type 선언/[23:45] read와 write 프로세스 작성/[28:26] 코딩 오류 점검/[32:55] test bench 확인/[37:40] 시뮬레이션 점검/[42:22] 상태 천이도를 통한 메모리 작성/[45:37] port 선언/[46:38] type 선언/[48:20] 프로세스 작성/[51:32] 상태 이동 조건 작성/[54:25] 코딩 오류 점검/[54:40] test bench 점검/[56:15] 시뮬레이션 확인/[57:31] 코딩 오류 수정/[59:55] 시뮬레이션 확인2/[01:01:38] 코딩 수정/[01:02:30] 시뮬레이션 확인3

책갈피[00:22] ROM 일반설계/[01:11] port 작성/[04:23] subtype 작성/[05:26] generate/[08:20] process (동작) 기술/[09:55] 오류 점검/[10:11] test bench 확인 및 수정/[13:39] 시뮬레이션 확인/[17:00] port 작성 (inout)/[21:07] inout의 구현 (process 작성)/[23:55] 오류 점검 (check syntax)/[24:07] test bench 확인/[27:27] 시뮬레이션 점검/[34:04] Moore를 통한 ROM 설계/[35:02] port 작성/[38:15] process 기술/[50:15] check syntax/[50:30] test bench 점검/[52:34] 시뮬레이션 확인

책갈피[00:31] package란/[07:10] simple function 설계/[07:27] port 선언/[07:55] function & proccedure 선언/[16:11] test bench 동작 확인/[17:22] 시뮬레이션 점검/[18:00] sub_cnt/[19:11] port 선언/[19:55] function & proccedure 선언/[25:00] check syntax 에러 설명/[30:00] 카운터 에러 수정/[36:00] test bench 점검/[36:30] 시뮬레이션 확인/[37:31] 코딩 수정/[44:46] 시뮬레이션 확인/[45:25] 동작 설명

책갈피[00:00] 새 프로젝트/[00:45] 도어락 컨트롤러 설계 개요/[03:01] port 선언 (기본 기능)/[06:09] type 선언 (state 다이어그램)/[08:56] signal 선언/[09:56] process 선언/[13:48] test bench 점검/[15:22] 시뮬레이션 확인/[20:45] 새 프로젝트2/[21:45] port 선언 /[24:00] type 선언/[26:12] process 1 선언/[30:56] process 2 선언/[34:17] test bench 점검/[37:06] 시뮬레이션 확인 & 수정/[43:47] 코딩 수정/[55:10] 시뮬레이션 확인/[56:14] 에러 테스트

책갈피[00:00] 디지털 도어락 기능 정의/[05:14] 상태 천이도/[07:58] 블록 다이어그램/[19:40] 새 프로젝트(clock설계)/[21:18] port 선언/[21:48] signal 선언/[24:26] port 선언/[25:23] component 선언/[28:34] check syntax/[29:15] reset설계/[30:37] port 선언/[32:20] type 선언/[33:13] process 선언/[35:45] variable 선언/[41:30] test bench 점검/[47:21] 시뮬레이션 확인

책갈피[00:00] door_state 설계/[01:10] port 선언/[02:46] type 변수 선언/[04:40] process 선언/[05:50] wait state reset 작성/[18:41] button start/[20:00] check syntax/[20:11] test bench 점검/[22:15] 시뮬레이션 확인/[23:22] comparator 설계/[24:21] port 선언/[28:37] type state 변수 선언/[30:04] 상태 천이도 설계/[31:37] 비교 state 설계 요령/[34:44] check syntax/[36:53] test bench 점검/[40:07] 시뮬레이션 확인/[40:52] pw_memory 설계/[43:35] process 작성/[47:40] test bench 점검/[50:52] 시뮬레이션 확인

책갈피[00:00] dff clk 설계/[01:17] pw_input 클락 설계/[06:05] signal 변수 선언/[12:54] generation/[15:20] incorder process/[17:55] iclk process/[21:30] 상태 천이 process/[31:33] open_timer 설계/[33:30] signal 선언/[35:21] process 작성/[40:42] process2 작성/[47:15] symbols 배치/[49:29] test bench 점검/[54:55] 시뮬레이션 확인 & 코딩 수정