verilog [입문+고급]
![verilog [입문+고급]](/img_file/builder/Date/201711156938Verilog_new.jpg)
현재 현장에서 많이 활용되는 HDL 언어로 하드웨어 언어를 시작하거나 코드 이해와 문법에 대해서 심층적으로 다루길 원하는 분들에게 권장합니다. 현장에서 필요한 논리합성이 가능한 코딩스타일로 구성되어 회로 설계, 검증, 구현 등 여러 용도로 사용할 수 있습니다. 시뮬레이션을 통해 검증된 코드를 그대로 합성하여 하드웨어 설계를 원하는 분들이 이용하면 좋습니다.
-
01.1시간 1분 Verilog를 이용한 기본 Gate 설계
Verilog의 기본 설계 방식들을 이용하여 기본 논리 Gate를 각각 설계하고 시뮬레이션 방식에 대해서 설명합니다.
책갈피 : [00:00] 베릴로그의 개념/[03:05] 베릴로그 사용법/[04:00] 새 프로젝트 생성/[05:45] New Source (and_gate)/[08:30] 베릴로그의 기본 구조/[09:35] input, output/[12:20] error 점검/[13:25] New Source (test bench)/[20:55] test bench error 점검/[22:41] 시뮬레이션 확인/[24:20] new Source (or_gate)/[27:45] Behavioral description/[38:45] test bench 점검/[40:25] 시뮬레이션 확인/[41:25] new Source (xor_gate)/[41:45] gate level/[47:42] 시뮬레이션 확인/[48:00] New Source (gates)/[53:50] Create RTL /[57:45] test bench 점검/[59:36] 시뮬레이션 확인
-
02.50분 3입력 and gate 알고리즘화 및 최적화의 이해
3개의 입력신호에 대한 and gate 설계, 드모르간의 정리를 Verilog 언어로 표현, gate_level로 설계할 수 있는 프리미티브 로직들을 모두 설계, RTL Schematic을 보면서 최적화 부분에 대해 설명, 시뮬레이션으로 동작을 검증합니다.
책갈피 : [00:00] 새 프로젝트 생성/[00:43] New Source (Modules)/[02:10] assign/[09:22] 동작 확인 (Check Syntax)/[09:56] test bench 점검/[14:20] 시뮬레이션 확인/[16:00] New Source (3개의 입력을 갖는 게이트)/[19:48] 등가 표현 방법/[23:45] 동작 확인 (Check Syntax)/[23:55] test bench 점검/[25:22] 시뮬레이션 확인/[26:18] New Source (최적화)/[29:51] 최적화/[30:15] Create Technology Schematic/[38:28] test bench 점검/[46:52] 시뮬레이션 확인
-
03.57분 데이터 형태와 Vector 변수의 이해
Verilog의 데이터 형태, Vector 변수를 선언하는 방법, Vector로 선언한 변수를 이용해 계산식에 따른 출력이 변화되는 코딩 작성, Blocking 문장에 대해 설명합니다.
책갈피 : [00:00] 변수의 이해/[01:22] NET와 REGISTER/[05:43] Module의 구성/[12:15] New project/[13:15] New Source/[14:24] input, output 작성/[20:45] parameter/[26:55] 형태와 순서/[29:40] initial/[31:53] assign/[33:32] always/[40:14] Synthesize/[41:12] test bench 점검/[47:45] 시뮬레이션 확인/[53:12] 변수값 계산의 순서
-
04.1시간 2분 Latch 및 D-FlipFlop 설계
Latch와 D-FlipFlop을 코딩, Sensitivity List와 Blocking/Non-Blocking 문장에 따른 동작 변화를 시뮬레이션을 통해 확인합니다.
책갈피 : [00:00] New Project/[01:00] New Source (Latch 설계)/[04:00] wire 선언/[04:15] gate level을 활용한 설계/[08:13] test bench 점검/[10:50] 시뮬레이션 확인/[12:37] New Source (Latch_d 설계)/[14:11] 알고리즘 level을 이용한 설계/[16:58] test bench 점검/[18:55] 시뮬레이션 확인/[25:15] Blocking과 Non-Blocking/[27:10] New Source (Bloking과 Non-Blocking)/[32:35] test bench 점검/[34:45] 시뮬레이션 확인/[45:20] New Source (D-FlipFlop)/[53:35] test bench 점검/[57:08] 시뮬레이션 확인
-
05.1시간 6분 Shifter 및 카운터를 이용한 Serial to Parallel 회로 설계
플립플롭의 배열을 간단하게 설계하는 방법, 카운터 회로 설계와 코딩, 플립플롭과 카운터 회로를 이용한 Serial to Parallel 회로 설계하고 각각의 동작에 대해 시뮬레이션을 통해 검증합니다.
책갈피 : [00:00] New Project (D-FlipFlop을 활용한 설계)/[01:15] New Source (Shifter)/[07:50] generation/[19:40] 오류 점검/[20:41] Create RTL/[23:40] test bench 점검/[26:25] 시뮬레이션 확인/[31:22] 입력값 변경 후 시뮬레이션/[34:08] New Source (counter)/[38:44] always/[44:40] test bench 점검/[45:55] 시뮬레이션 확인/[48:25] 입력값 변경 후 시뮬레이션/[50:12] New Source (Serial to Parallel)/[52:53] integer, wire/[53:30] assign, generate/[01:01:15] test bench 점검/[01:03:55] 시뮬레이션 확인
-
06.49분 Parallel to Serial 회로 및 패리티 비트 생성기 설계
Parallel to Serial 회로 설계, 패리티 비트 생성기 설계, 통신에 있어서 오류를 검출하는 개념 이해, 병렬처리 설계가 필요한 이유와 실제 어느 분야에서 많이 사용되는지 구체적으로 설명합니다.
책갈피 : [00:00] New project 생성/[00:34] New source (partoser)/[01:40] input, outpout/[03:05] register/[04:00] integer/[03:40] always/[08:05] test bench 점검/[10:05] 시뮬레이션 확인/[18:20] New source (패리티 비트)/[20:48] input, output/[27:00] assign/[29:00] test bench 점검/[31:33] 시뮬레이션 확인/[33:05] new source (패리티 비트2)/[33:55] input., output/[34:20] assign/[37:10] test bench 점검/[39:45] 시뮬레이션 확인
-
07.53분 Schematic을 이용한 Adder회로 설계
Verilog로 설계한 회로를 Symbol로 생성 후 Schematic을 이용하여 회로를 설계하는 방법을 Adder 회로를 통해 설명합니다.
책갈피 : [00:00] New Project/[00:30] New Source /[02:22] input, output/[03:15] always/[04:38] mudule/[06:22] not_gate/[08:30] New Source (Schematic)/[13:15] Symbol 생성/[20:45] Object Properties/[23:45] RTL Schematic/[24:50] test bench 점검/[29:25] 시뮬레이션 확인/[30:45] synthesize 의 중요성/[34:00] New Source (Schematic)/[39:10] test bench 점검/[41:15] New Source/[42:35] schematic adder/[47:25] Synthesize/[47:45] RTL Schematic/[49:28] test bench 점검/[51:55] 시뮬레이션 확인
-
08.47분 Mux/Demux 회로 설계
Mux/Demux 회로를 다양한 방법을 통해 설계하고 각각의 회로에 대해 시뮬레이션을 통해 동작을 검증합니다.
책갈피 : [00:00] Mux/Demux의 개념/[01:10] New Source (Mux)/[04:04] input, output 선언/[05:00] always/[07:35] 단항 연산자, 이항 연산자, 삼항 연산자/[12:20] assign/[14:55] test bench 점검/[19:40] 시뮬레이션 확인/[24:20] RTL Schematic/[34:45] New Source (Demux)/[38:36] test bench 점검/[42:15] 시뮬레이션 확인/[45:40] 코딩 수정 후 재확인
-
09.48분 Case문을 이용한 인코더 및 디코더 설계
demux를 case문으로 설계하면서 깔끔해지는 코딩 실습, 인코더와 디코더 회로를 다양한 방법을 통해 설계, 디코더를 삼항 연산으로 변경하는 실습하고 시뮬레이션을 통해 동작을 검증합니다.
책갈피 : [00:00] New Project 생성/[00:33] 인코더 및 디코더 설계/[01:15] demux_case를 통한 설계/[02:07] input, output 선언/[03:10] always 선언/[08:45] RTL/[12:30] 시뮬레이션 확인/[13:31] encoder_8x3 설계/[15:55] always 선언/[19:25] RTL/[24:48] 시뮬레이션 확인/[27:55] decoder_3x8 설계/[28:40] always 선언/[31:40] RTL/[34:30] 시뮬레이션 확인/[38:15] 주석처리/[45:00] RTL
-
10.1시간 3분 Barrel Shifter 회로 설계
case와 casez, casex의 차이 점과 데이터 합성법, barrel shifter를 설계하고 각각을 시뮬레이션을 통해 동작을 검증합니다.
책갈피 : [00:00] New Project/[00:25] case_ex 설계/[01:13] input, output, wire/[04:33] assign 선언/[06:00] always 선언/[08:08] test bench 점검/[09:30] 시뮬레이션 확인/[13:25] Synthesize 경고 확인/[21:08] 시뮬레이션 재확인/[26:10] barrel_shifter 설계/[30:00] always 선언/[33:15] test bench 점검/[34:34] 시뮬레이션 확인/[43:25] 주석처리/[58:51] 시뮬레이션 확인
-
11.57분 Frequency Divider 회로 설계
주파수 분주기에 대한 원리 설계, 아주 다양한 파형의 분주기를 여러 코딩 기법으로 설계, 많은 양의 출력을 갖는 분주기를 매우 간단한 방법으로 설계하는 방법을 알아보고 각 분주된 주파수 결과를 시뮬레이션을 통해 확인합니다.
책갈피 : [00:00] New Project/[00:20] clk_div 설계 (클락)/[05:30] input, output/[06:00] always 선언/[11:30] test bench 점검/[17:45] clk_div 설계 (2)/[19:39] always 선언/[22:23] RTL/[24:22] test bench 점검/[25:20] 시뮬레이션 확인/[30:53] clk_divs 설계 (클락 분주 회로)/[36:40] input, output/[38:20] assign/[39:00] generate/[44:15] RTL/[48:05] test bench 점검/[49:30] 시뮬레이션 확인
-
12.1시간 11분 Mealy 및 Moore 머신 회로 설계
상태 천이도의 개념 설명, 이를 구현하기 위해 밀리 루프와 무어 루프를 설계하고 각각의 동작에 대해 시뮬레이션을 통해 검증합니다.
책갈피 : [00:00] New Project (FSM)/[00:30] New Source (mealy_state)/[01:00] 유한 상태 머신/[09:30] mealy와 moore의 차이/[11:25] mealy_state 설계/[29:35] RTL/[33:01] test bench 점검/[38:30] 시뮬레이션 확인/[47:44] moore_state 설계/[59:16] RTL/[01:00:55] test bench 점검/[01:03:50] 시뮬레이션 확인
-
13.1시간 16분 Signal Generator 회로 설계
FSM을 이용한 임의로 Serial 신호를 발생시키는 로직 설계, 상태천이도 설계 과정과 문법 에러 및 단계별 시뮬레이션 검증 과정을 함께 진행하며 주의할 점과 문제를 찾아 해결하는 과정에 대해 상세히 설명합니다.
책갈피 : [00:00] New Project (Signal Generator 설계)/[07:13] input output 선언/[15:44] parameter (state)/[20:10] always 선언/[34:20] test bench 점검/[45:35] 시뮬레이션 확인/[46:30] 코딩 수정/[53:36] 시뮬레이션 확인/[56:50] 코딩 수정/[01:05:25] 시뮬레이션 확인/[01:10:20] RTL 확인/[01:12:20] 시뮬레이션 확인
-
14.53분 RAM 회로 설계 1
enable port의 입력값에 따라 read 또는 write mode로 동작하는 RAM회로 설계, 일반적인 방법과 상태천이도 설계 방법에 대해 각각 설명하고 동작에 대해 시뮬레이션을 통해 검증합니다.
책갈피 : [00:00] RAM 설계/[04:10] input output 선언/[11:00] integer 선언/[12:35] always/[17:15] RTL/[19:15] test bench 점검/[25:00] 시뮬레이션 확인/[27:24] RAM_FSM/[41:35] RTL (FSM)/[43:00] test bench 점검/[49:25] 시뮬레이션 확인
-
15.1시간 4분 ROM 회로 설계 2
Read만 가능한 일반적인 ROM 회로 설계, 사용자가 직접 데이터를 최초 1회만 저장하여 사용하는 ROM을 inout port와 FSM을 이용해 설계하고 각각의 동작에 대해 시뮬레이션을 통해 검증합니다.
책갈피 : [00:00] ROM 설계/[02:00] input output 선언/[02:45] integer, initial/[06:45] always/[10:08] test bench/[13:15] 시뮬레이션 확인/[16:15] inout test 코딩/[24:28] assign/[28:28] test bench/[35:55] 시뮬레이션 확인/[38:49] ROM_FSM 설계/[42:18] assign, always/[48:55] test bench/[01:00:40] 시뮬레이션 확인
-
16.54분 task와 function 사용
task와 function을 정의하고 이를 활용하는 방법, 덧셈/뺄셈 코드를 예를 들어 설계하면서 각각의 특징을 설명하고 주의할 점에 대해 에러와 시뮬레이션 파형을 분석하며 설명합니다.
책갈피 : [00:00] simple_cal 설계/[02:40] 함수 지정/[14:40] always/[21:41] RTL Schematic/[23:00] 산수 공식의 위치/[32:35] 에러 점검/[35:00] test bench 점검/[38:05] 시뮬레이션 확인/[43:17] 코딩 수정/[46:10] 시뮬레이션 재확인
-
17.54분 디지털 도어락 설계(1/4)
실생활에서 사용하는 디지털 도어락을 설계하기 위해 도어락의 동작을 Verilog로 그 동작을 표현하는 방법을 설명하고 가장 기본적인 구조부터 파악합니다.
책갈피 : [00:00] 디지털 도어락 설계의 기초/[03:21] first_lv 설계/[12:35] clk 변수 선언/[14:33] always/[18:45] test bench/[20:45] 시뮬레이션 확인/[25:50] middle_lv 설계/[31:30] always /[36:13] test bench/[38:00] 시뮬레이션 확인/[40:04] 코딩 수정/[48:20] 시뮬레이션 재확인
-
18.1시간 1분 디지털 도어락 설계(2/4)
디지털 도어락 설계를 위한 사전 정의와 상태 천이도를 설명, 이에 따른 블록도를 설계, clock회로와 reset회로를 설계하고 검증합니다.
책갈피 : [00:00] Digital Doorlock 의 기능/[07:21] state diagram/[11:50] 블록 회로도/[32:24] Doorlock 설계 (clk_dic_sc)/[36:35] always/[38:30] clk_div 설계/[42:40] test bench 점검/[44:30] 시뮬레이션 확인/[45:40] reset_holder 설계/[55:16] test bench 점검/[58:16] 시뮬레이션 확인
-
19.56분 디지털 도어락 설계(3/4)
디지털 도어락의 구성 블록중에서 door_state, comparator, pw_memory 블록을 설계하고 각각의 블록을 시뮬레이션을 통해 동작 검증을 합니다.
책갈피 : [00:00] door_state 설계/[06:35] always/[18:40] test bench 점검/[22:58] 시뮬레이션 확인/[28:00] comparator 설계/[31:45] always/[38:28] test bench 점검/[43:13] 시뮬레이션 확인/[46:21] pw_memory 설계/[52:14] test bench 점검/[54:50] 시뮬레이션 확인
-
20.1시간 18분 디지털 도어락 설계(4/4)
디지털 도어락 구성 블록의 나머지 블록인 pw_input과 open_timer 블록 설계, 모든 블록의 심볼을 생성하고 sch파일로 설계하고 시뮬레이션을 통해 비밀번호 설정, 문열림, 패스워드 오류, 비밀번호 적절성, 알람경보 기능 등을 확인합니다.
책갈피 : [00:00] open_timer 코딩 설명/[21:00] open_time test bench 설명/[28:25] 시뮬레이션 확인/[32:20] pw_input 코딩 설명/[01:04:30] pw_input test bench 설명/[01:07:00] symbols/[01:09:33] DoorLock test bench 설명/[01:11:26] 시뮬레이션 확인
![VHDL [입문 + 실무]](/img_file/builder/Date/201709081098VHDL_new.jpg "VHDL [입문 + 실무]")
VHDL [입문 + 실무]17시간 12분
![c언어 [입문 + 실무]](/img_file/builder/Date/201801225006Clang_new.jpg "c언어 [입문 + 실무]")
c언어 [입문 + 실무]21시간 28분
