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책갈피 : [00:00] 새 프로젝트 생성/[00:43] New Source (Modules)/[02:10] assign/[09:22] 동작 확인 (Check Syntax)/[09:56] test bench 점검/[14:20] 시뮬레이션 확인/[16:00] New Source (3개의 입력을 갖는 게이트)/[19:48] 등가 표현 방법/[23:45] 동작 확인 (Check Syntax)/[23:55] test bench 점검/[25:22] 시뮬레이션 확인/[26:18] New Source (최적화)/[29:51] 최적화/[30:15] Create Technology Schematic/[38:28] test bench 점검/[46:52] 시뮬레이션 확인

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책갈피 : [00:00] New Project (D-FlipFlop을 활용한 설계)/[01:15] New Source (Shifter)/[07:50] generation/[19:40] 오류 점검/[20:41] Create RTL/[23:40] test bench 점검/[26:25] 시뮬레이션 확인/[31:22] 입력값 변경 후 시뮬레이션/[34:08] New Source (counter)/[38:44] always/[44:40] test bench 점검/[45:55] 시뮬레이션 확인/[48:25] 입력값 변경 후 시뮬레이션/[50:12] New Source (Serial to Parallel)/[52:53] integer, wire/[53:30] assign, generate/[01:01:15] test bench 점검/[01:03:55] 시뮬레이션 확인

책갈피 : [00:00] New project 생성/[00:34] New source (partoser)/[01:40] input, outpout/[03:05] register/[04:00] integer/[03:40] always/[08:05] test bench 점검/[10:05] 시뮬레이션 확인/[18:20] New source (패리티 비트)/[20:48] input, output/[27:00] assign/[29:00] test bench 점검/[31:33] 시뮬레이션 확인/[33:05] new source (패리티 비트2)/[33:55] input., output/[34:20] assign/[37:10] test bench 점검/[39:45] 시뮬레이션 확인

책갈피 : [00:00] New Project/[00:30] New Source /[02:22] input, output/[03:15] always/[04:38] mudule/[06:22] not_gate/[08:30] New Source (Schematic)/[13:15] Symbol 생성/[20:45] Object Properties/[23:45] RTL Schematic/[24:50] test bench 점검/[29:25] 시뮬레이션 확인/[30:45] synthesize 의 중요성/[34:00] New Source (Schematic)/[39:10] test bench 점검/[41:15] New Source/[42:35] schematic adder/[47:25] Synthesize/[47:45] RTL Schematic/[49:28] test bench 점검/[51:55] 시뮬레이션 확인

책갈피 : [00:00] Mux/Demux의 개념/[01:10] New Source (Mux)/[04:04] input, output 선언/[05:00] always/[07:35] 단항 연산자, 이항 연산자, 삼항 연산자/[12:20] assign/[14:55] test bench 점검/[19:40] 시뮬레이션 확인/[24:20] RTL Schematic/[34:45] New Source (Demux)/[38:36] test bench 점검/[42:15] 시뮬레이션 확인/[45:40] 코딩 수정 후 재확인

책갈피 : [00:00] New Project 생성/[00:33] 인코더 및 디코더 설계/[01:15] demux_case를 통한 설계/[02:07] input, output 선언/[03:10] always 선언/[08:45] RTL/[12:30] 시뮬레이션 확인/[13:31] encoder_8x3 설계/[15:55] always 선언/[19:25] RTL/[24:48] 시뮬레이션 확인/[27:55] decoder_3x8 설계/[28:40] always 선언/[31:40] RTL/[34:30] 시뮬레이션 확인/[38:15] 주석처리/[45:00] RTL

책갈피 : [00:00] New Project/[00:25] case_ex 설계/[01:13] input, output, wire/[04:33] assign 선언/[06:00] always 선언/[08:08] test bench 점검/[09:30] 시뮬레이션 확인/[13:25] Synthesize 경고 확인/[21:08] 시뮬레이션 재확인/[26:10] barrel_shifter 설계/[30:00] always 선언/[33:15] test bench 점검/[34:34] 시뮬레이션 확인/[43:25] 주석처리/[58:51] 시뮬레이션 확인

책갈피 : [00:00] New Project/[00:20] clk_div 설계 (클락)/[05:30] input, output/[06:00] always 선언/[11:30] test bench 점검/[17:45] clk_div 설계 (2)/[19:39] always 선언/[22:23] RTL/[24:22] test bench 점검/[25:20] 시뮬레이션 확인/[30:53] clk_divs 설계 (클락 분주 회로)/[36:40] input, output/[38:20] assign/[39:00] generate/[44:15] RTL/[48:05] test bench 점검/[49:30] 시뮬레이션 확인

책갈피 : [00:00] New Project (FSM)/[00:30] New Source (mealy_state)/[01:00] 유한 상태 머신/[09:30] mealy와 moore의 차이/[11:25] mealy_state 설계/[29:35] RTL/[33:01] test bench 점검/[38:30] 시뮬레이션 확인/[47:44] moore_state 설계/[59:16] RTL/[01:00:55] test bench 점검/[01:03:50] 시뮬레이션 확인

책갈피 : [00:00] New Project (Signal Generator 설계)/[07:13] input output 선언/[15:44] parameter (state)/[20:10] always 선언/[34:20] test bench 점검/[45:35] 시뮬레이션 확인/[46:30] 코딩 수정/[53:36] 시뮬레이션 확인/[56:50] 코딩 수정/[01:05:25] 시뮬레이션 확인/[01:10:20] RTL 확인/[01:12:20] 시뮬레이션 확인

책갈피 : [00:00] RAM 설계/[04:10] input output 선언/[11:00] integer 선언/[12:35] always/[17:15] RTL/[19:15] test bench 점검/[25:00] 시뮬레이션 확인/[27:24] RAM_FSM/[41:35] RTL (FSM)/[43:00] test bench 점검/[49:25] 시뮬레이션 확인

책갈피 : [00:00] ROM 설계/[02:00] input output 선언/[02:45] integer, initial/[06:45] always/[10:08] test bench/[13:15] 시뮬레이션 확인/[16:15] inout test 코딩/[24:28] assign/[28:28] test bench/[35:55] 시뮬레이션 확인/[38:49] ROM_FSM 설계/[42:18] assign, always/[48:55] test bench/[01:00:40] 시뮬레이션 확인

책갈피 : [00:00] simple_cal 설계/[02:40] 함수 지정/[14:40] always/[21:41] RTL Schematic/[23:00] 산수 공식의 위치/[32:35] 에러 점검/[35:00] test bench 점검/[38:05] 시뮬레이션 확인/[43:17] 코딩 수정/[46:10] 시뮬레이션 재확인

책갈피 : [00:00] 디지털 도어락 설계의 기초/[03:21] first_lv 설계/[12:35] clk 변수 선언/[14:33] always/[18:45] test bench/[20:45] 시뮬레이션 확인/[25:50] middle_lv 설계/[31:30] always /[36:13] test bench/[38:00] 시뮬레이션 확인/[40:04] 코딩 수정/[48:20] 시뮬레이션 재확인

책갈피 : [00:00] Digital Doorlock 의 기능/[07:21] state diagram/[11:50] 블록 회로도/[32:24] Doorlock 설계 (clk_dic_sc)/[36:35] always/[38:30] clk_div 설계/[42:40] test bench 점검/[44:30] 시뮬레이션 확인/[45:40] reset_holder 설계/[55:16] test bench 점검/[58:16] 시뮬레이션 확인

책갈피 : [00:00] door_state 설계/[06:35] always/[18:40] test bench 점검/[22:58] 시뮬레이션 확인/[28:00] comparator 설계/[31:45] always/[38:28] test bench 점검/[43:13] 시뮬레이션 확인/[46:21] pw_memory 설계/[52:14] test bench 점검/[54:50] 시뮬레이션 확인

책갈피 : [00:00] open_timer 코딩 설명/[21:00] open_time test bench 설명/[28:25] 시뮬레이션 확인/[32:20] pw_input 코딩 설명/[01:04:30] pw_input test bench 설명/[01:07:00] symbols/[01:09:33] DoorLock test bench 설명/[01:11:26] 시뮬레이션 확인